百科解释
Synplify和Synplify Pro是Synplicity公司提供的专门针对FPGA和CPLD实现的逻辑综合工具,它支持VHDL93（IEEE1076），包括std_logic_1164，Numeric_std，std_logic_Usigned，std_logic_Signed，std_logic_Arith；和Verilog95（IEEE1364）的可综合子集。 该软件提供的Symbolic FSM Compiler是专门支持有效状态机优化的内嵌工具；SCOPE是管理（包括输入和查看）设计约束与属性，提供活页式分类，非常友好的表格界面；用于文本输入的HDL语法敏感编辑窗口不仅提供了对综合错误的高亮显示，结合图形化的分析和cross_probe工具HDL Analyst，可以把源代码与综合的结果有机地链接起来，帮助设计者迅速定位关键路径，解决问题；其提供的命令行界面，可以通过使用Tcl脚本极大的提高工作效率。
